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(Présentation de mes objectifs)
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Mon ambition sur ce projet est essentiellement basée sur le FPGA.
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== Voici les points que je compte aborder avec ce projet ==
 
== Voici les points que je compte aborder avec ce projet ==
 
* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
 
* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
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* Création d'un design simple : Interface iMAX/Wishbone + Registres
 
* Création d'un design simple : Interface iMAX/Wishbone + Registres
 
* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
 
* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
* Création d'un cahier des charges pour un outils de conception automatique du FPGA
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* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )

Revision as of 16:38, 28 November 2006

Mon ambition sur ce projet est essentiellement basée sur le FPGA.

Voici les points que je compte aborder avec ce projet

  • Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
  • Analyse du soft Wishbone Builder
  • Analyse du bus iMAX
  • Elaboration d'une interface iMAX <-> Wishbone
  • Création d'un banc de test VHDL / ModelSim
  • Création d'un design simple : Interface iMAX/Wishbone + Registres
  • Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
  • Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )