User talk:FabriceM
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Revision as of 16:52, 28 November 2006 by FabriceM (Talk | contribs) (→Voici les points que je compte aborder avec ce projet)
Mon ambition sur ce projet est essentiellement basée sur le FPGA.
Contents
Points abordés avec ce projet
- Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
- Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût)
- Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook)
- Elaboration d'une interface i.MXL <-> Wishbone
- Création d'un banc de test VHDL / ModelSim
- Création d'un design simple : Interface i.MXL/Wishbone + Registres
- Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
- Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )
